基于NoC的多核SoC片上调试构架  

On-chip Debug Architecture for NoC based MP-SoC

作　　者：唐杉[1] 徐强[2] 丁炜[1] 

机构地区：[1]北京邮电大学通信网络综合技术研究所,北京100876 [2]香港中文大学计算机科学与工程学系

出　　处：《微电子学与计算机》2008年第6期30-33,共4页Microelectronics & Computer

摘　　要：为解决基于NoC的多核SoC调试问题,提出一个片上硬件调试构架.详细分析了该构架的重要组成部分,调试代理及调试探测器.通过仿真验证了片上调试构架的功能,并针对逻辑综合的结果讨论了实现该调试构架的面积开销.To effectively debug the NoC based MP-SoC, an on-chip design for debug （DID） architecture is proposed, with detailed analysis of key components, the debug agent and debug probe. Experimental results demonstrate the functionalities of the proposed debug architecture and its area overhead.

关 键 词：多核SoC调试 片上调试构架 调试探测器 调试代理 

分 类 号：TN402[电子电信—微电子学与固体电子学] TN407