DSP专用高速乘法器的设计  

Design of High-Speed Multiplier for DSP

作　　者：李磊[1] 何春[1] 曾波[1] 

机构地区：[1]电子科技大学电科院,四川成都610054

出　　处：《微电子学与计算机》2008年第6期57-59,62,共4页Microelectronics & Computer

摘　　要：介绍了一种DSP专用高速乘法器的设计方法.该乘法器采用了最优化Booth编码算法,降低了部分乘积的数目,采用Wallace Tree最优化的演算法和快速超前进位加法器来进一步提高电路的运算速度.该乘法器在一个时钟周期内可以完成16位有符号/无符号二进制数乘法运算和复乘运算,在slow corner下最高频率可达220MHz以上.本乘法器是一DSP内核的专用乘法单元,整个设计简单高效.Describes a 16 × 16 multiplier designed for DSP. It uses optimal Booth Coder, optimal Wallace Tree and FCLA （Fast CLA）. The proposed multiplier can complete 16 bits signed/unsigned binary multiplication and complex multiplication in one cycle. The design can work at 220MHz clock rate in the slow corner.

关 键 词：乘法器 Booth编码算法 Wallace树形结构 快速超前进位加法器 

分 类 号：TN4[电子电信—微电子学与固体电子学]