一种900MHz RFID读卡器中的高性能CMOS频率综合器  

CMOS Implementation of an RF PLL Synthesizer for Use in RFID Systems

作　　者：谢维夫[1] 李永明[1] 张春[1] 王志华[1] 

机构地区：[1]清华大学微电子学研究所,北京100084

出　　处：《Journal of Semiconductors》2008年第8期1595-1601,共7页半导体学报（英文版）

基　　金：国家自然科学基金(批准号:60475018);国家重大基础研究发展规划(批准号:G2000036508);北京市科技发展项目(批准号:D0305003040111)资助项目~~

摘　　要：实现了一个应用于RFID系统的低功耗、低噪声的锁相环频率综合器.该频率综合器采用UMC 0.18μm CMOS工艺实现,输入时钟为13MHz,经测试验证输出频率为718~915MHz,相位噪声为-124dBc/1MHz,-101.13dBc/100kHz,频率分辨率为200kHz,功耗为54mW.An integrated RF PLL frequency synthesizer for use in RFID systems is presented. It integrates a voltage-controlled oscil- lator,phase frequency detector, charge pump, high-frequency dual-modulus divider, and digital programmable divider. The frequency synthesizer was implemented in a 0.18μm CMOS process. It uses a 13MHz crystal oscillator as input. The output range is from 860 to 960MHz,the phase margin is 123dBc/1MHz,the frequency step is 200kHz,and the change frequency is within 150μs.

关 键 词：RFID 锁相环 频率综合器 射频 CMOS 

分 类 号：TN74[电子电信—电路与系统]