一种基于CMOS工艺的电荷泵锁相环芯片的设计  

Design of Charge Phase Locked Loop Chip Based on CMOS Technics

作　　者：冯伟平[1] 

机构地区：[1]武汉科技大学信息科学与工程学院,湖北武汉430081

出　　处：《现代电子技术》2008年第23期163-165,176,共4页Modern Electronics Technique

摘　　要：实现一个电源电压为5V时捕捉范围为41～110MHz，为3V时捕捉范围为25～58MHz的电荷泵锁相环（CPPLL）。给。出了系统设计组成各部分的门级或者晶体管级原理图与分析设计，重点在VCO部分的参数设计以及环路滤波器的参数设计。采用0．5μm标准CMOS工艺，Cadence Spectre软件仿真证明，该系统具有良好的线性特性和捕捉时域特性。A charge pump Phase Locked Loop（PLL）, capturing 41 - 110 M Hz signals when the global VDD is 5 V, and capturing 25-58 MHz signals when it＇s 3V. It presents the gate level or transistor level elements of the individual parts of the system,emphasizing on the parement analysis of the VCO and the loop fillter. Simulating with 0. 5 μm standard techniques using the Cadence Spectre software and it proves that this system performs well and it possesses a very good linear charac - teristic and a proper capturing trait in time area.

关 键 词：锁相环 电荷泵 VCO 环路滤波器 锁定范围 

分 类 号：TN752[电子电信—电路与系统]