一种高速输出低抖动的全数字锁相环  

A High-Speed Low-Jitter All-Digital PLL

作　　者：汪诚[1,2] 徐明菊 曾红军 James Wu 解光军[1] 

机构地区：[1]合肥工业大学理学院,安徽合肥230009 [2]英图微电子有限公司,安徽合肥230088

出　　处：《微电子学与计算机》2008年第12期25-28,共4页Microelectronics & Computer

基　　金：安徽省优秀青年科技基金(06042086)

摘　　要：提出了一种以小数分频锁相环作为数控振荡器的全数字锁相环架构.该设计具有输出频率高,抖动小等优点.该设计在UMC0.13μm CMOS工艺中实现,版图面积为0.2mm2,最高输出频率可以达到1GHz以上,测量的输出时钟抖动RMS值为32.36ps.An all-digital PLL in which the NCO is based on a fractional-N PLL is presented. High performance including the high frequency and low jitter of the output clock is obtained. It has been implemented in the UMC 0.13μm CMOS process. The layout area is about 0.2 mm^2, the output clock frequency can be up to 1GHz, the measured output clock jitter is 32.36ps.

关 键 词：全数字锁相环 小数分频锁相环 锁相环 数控振荡器 

分 类 号：TN4[电子电信—微电子学与固体电子学]