基于FPGA的QSBC-LDPC码编码器的设计与实现  

Design and Implementation of QSBC-LDPC Encoders Based on FPGA

作　　者：徐鹰[1] 卫国[1] 

机构地区：[1]中国科学技术大学电子工程与信息科学系,合肥230027

出　　处：《数据采集与处理》2008年第6期713-717,共5页Journal of Data Acquisition and Processing

基　　金：国家自然科学基金(60496314)资助项目

摘　　要：设计高性能、低复杂度的低密度奇偶校验(Low-density parity-check,LDPC)码的解码器是当前研究热点和难点之一。本文以一组特定的QSBC-LDPC(Quasi-Systematic Block-Circulant LDPC)Codes码为例,详细介绍了如何利用Altera公司的Stratix系列的FPGA器件实现QSBC-LDPC码编码器的完整过程。考虑到各种实际系统的不同应用需求,作者在设计中分别提出了具有高编码速率特点的"Full-Speed"结构和低资源消耗特点的"Least-Resource"结构,这两种结构均能实现Gbit/s的编码输出速率,具有较大的实际应用价值。It is a hot topic to design decoders of low-density parity-check （LDPC） codes with high performance and low complexity. The encoders of LDPC codes are suitable for FPGA implementations according to oretical analyses. This paper introduces how to implement the QS- BC-LDPC encoders with the Stratix Ⅱ FPGA of the Altera Company, with a chosen QSBC- LDPC code. Due to different demands of practical systems, both ＂Full-Speed＂ structure for the high coding speed and the ＂Least-Resource＂ structure for low resources consumed are proposed. The structures have practical value for implementing Gbit/s throughput.

关 键 词：低密度奇偶校验码 准系统形式 分块循环 递推编码 可配置循环移位寄存器 

分 类 号：TN919.3[电子电信—通信与信息系统]