基于FPGA的全数字锁相环的设计  

Design of all digital phase locked loop based on FPGA

作　　者：王文理[1] 张霞[1] 

机构地区：[1]河北大学电子信息工程学院,河北保定071002

出　　处：《电子设计工程》2009年第1期39-40,43,共3页Electronic Design Engineering

摘　　要：简单介绍了全数字锁相环(ADPLL)的结构和工作原理,提出一种在FPGA的基础上可增大全数字锁相环同步范围的设计方法,并给出了部分verilog HDL设计程序的代码和仿真波形。The system structure and the principle of ADPLL is introduced.A design way of all digital phase locked loop that will increase synchronous range based on PFGA is proposed in detail,and the partial verilog HDL code and simulation wave-form is given.

关 键 词：FPGA ADPLL(全数字锁相环) VERILOGHDL SOC(片上系统) 

分 类 号：TN911.8[电子电信—通信与信息系统]