时序逻辑电路设计时的状态化简  

Simplification of Sequential Logic Circuit Design

作　　者：罗云旭 

机构地区：[1]云南省临沧技校,云南临沧677000

出　　处：《科学之友（中）》2009年第2期104-106,共3页Friend of Science Amateurs

摘　　要：时序逻辑电路的一般设计是数字电路设计的重要方面,在设计过程中的状态化简是设计结果是否最佳的关键环节。文章就状态等效的基本概念、状态化简的步骤作了详细的介绍。General design of sequential logic circuit is important aspects of digital circuit design. Status simplification in the design process is key to whether the outcome is best. This paper introduces in detail the basic concept of equivalent status, and procedures of status simplification according to practice.

关 键 词：状态等效 等效类 隐含表 

分 类 号：TN432[电子电信—微电子学与固体电子学]