纠字节错的主存储器系统的设计  

作　　者：陈致明 

出　　处：《计算机工程与科学》1989年第1期108-120,共13页Computer Engineering & Science

摘　　要：纠字节错编码技术在主存储器中的应用,是提高主存储器系统可靠性的重要措施之一。本文所介绍的是用于大型机的主存储器系统,其存储容量为5M字(32MB),信息流量为320MB/s。其突出特点是具有纠单字节错的能力,采用双端口存储模块,按流水线方式设计。文中给出了主存储器系统的总体逻辑设计。SbEC—DbED纠单字节错编码设计,并进行了效能分析。

关 键 词：存储模块 存储容量 存储板 双端口 存储芯片 流水线结构 编码技术 存储阵列 存储体 行地址选通 

分 类 号：TP3[自动化与计算机技术—计算机科学与技术]