C波段数字锁相频率合成器的设计  

Design of C Band PLL Frequency Synthesizer

作　　者：王志猛[1,2] 郭俊栋[1] 周以国[1] 

机构地区：[1]中国科学院电子学研究所,北京100190 [2]中国科学院研究生院,北京100049

出　　处：《科学技术与工程》2009年第13期3813-3816,共4页Science Technology and Engineering

摘　　要：介绍了一种C波段频率源的设计和实现方法。采用数字锁相环技术实现了C波段锁相频率合成器,其输出频率为6.4GHz,功率大于10dBm,相位噪声优于-74.1dBc/Hz@1kHz。该频率合成器满足设计目标,可用广泛用于各种通信和测试设备中。C band frequency synthesizer is presented. The design is based on digital phase locked loop （PLL） technology. The output of the frequency synthesizer is 6.4 GHz, with the power 10 dBm, and phase noise better than -74.1 dBc/Hz@ 1 kHz. The frequency synthesizer can be used widely in the communication and test systems.

关 键 词：C波段 频率合成器 锁相环 相位噪声 

分 类 号：TN742.1[电子电信—电路与系统]