数字信号处理器中高性能可重构加法器设计  

High Performance Re-configurable Adder Design for Digital Signal Processor

作　　者：马鸿[1] 李振伟[1] 彭思龙[1] 

机构地区：[1]中国科学院自动化研究所国家专用集成电路设计工程研究中心,北京100080

出　　处：《计算机工程》2009年第12期1-4,共4页Computer Engineering

基　　金：国家科技支撑计划基金资助重点项目(2006BAK07B04);中科院青年科技创新基金资助项目(DG07J01)

摘　　要：设计一款适用于高性能数字信号处理器的16位加法器。该加法器结合条件进位选择和条件"和"选择加法器的特点,支持可重构,可以进行2个16位数据或者4个8位数据的加法运算,同时对其进位链进行优化。相对于传统的条件进位选择加法器,在典型工作条件下,采用0.18μm工艺库标准单元,其延时降低46%,功耗降低5%。This paper presents the design of a high performance re-configurable 16-bit adder, which is well suitable for digital signal processor. The adder can add two 16-bit operands or four 8-bit operands. It is a hybrid of Conditional Carry Select adder（CCS） and Conditional Sum Select adder（CSS） with which the carry chain is also optimized. Simulation results show that the delay is reduced by 46% and the power is 5% lower compared with the general CCS under typical conditions with standard cell using 0.18μm technology.

关 键 词：条件进位选择加法器 条件“和”选择加法器 可重构加法器 

分 类 号：TN911.72[电子电信—通信与信息系统]