在线可编程准循环LDPC码高速编码器结构  

High throughput in-system programmable quasi cyclic LDPC encoder architecture

作　　者：赵明[1] 李亮[2] 

机构地区：[1]清华大学信息技术研究院,北京100084 [2]清华大学微电子学研究所,北京100084

出　　处：《清华大学学报（自然科学版）》2009年第7期1041-1044,共4页Journal of Tsinghua University(Science and Technology)

基　　金：国家"八六三"高技术项目(2006AA01Z282);国家"九七三"基础研究基金项目(2007CB310608)

摘　　要：为了实现宽带无线通信,提出了一种支持可变参数的准循环低密度奇偶校验码(QC-LDPC)编码器结构,在保证很高的吞吐率的前提下实现了在线可编程。该编码器采用类CPU结构,设计专用指令集,并内嵌校验矩阵存储器。将编码算法归纳为3类基本运算,设计2条专用指令就可实现任意QC-LDPC编码。通过外部总线在线配置指令和校验矩阵存储器支持多种码率码长的编码。结果表明:该结构相对于原有纯逻辑电路的结构可以在较少的资源下实现吞吐率超过1G b/s的参数可配LDPC编码。A high throughput, parameter-configurable eneoder architecture was developed for quasi-cyclic low-density parity-check （QC-LDPC） codes for future wideband wireless communications. Unlike normal encoders, the CPU-liked architecture includes an application specific instruction set, a specialized arithmetic logic unit （ALU） and a parity matrix RAM. The encoding algorithm is classified into three basic operations which can implement arbitrary QC-LDPC encoding schemes. The instruction RAM and parity matrix RAM can be configured by an external bus to support different sizes and rates. The CPU-like architecture achieves 1 Gb/s throughput for reconfigurable LDPC encoding with a smaller circuit than other purely logical circuit architectures.

关 键 词：编码器 低密度奇偶校验码(LDPC) 在线可编程 

分 类 号：TN402[电子电信—微电子学与固体电子学]