VHDL语言的可综合性  

The Synthesizability of VHDL

作　　者：祝常青[1] 张伟功[1] 于伦正[1] 

机构地区：[1]西安微电子技术研究所,西安710075

出　　处：《微电子学与计算机》1998年第4期25-29,共5页Microelectronics & Computer

摘　　要：采用VHDL语言输入，综合工具综合的自顶向下的设计方法是当前电子设计发展的趋势。但VHDL语言本身是基于仿真，而不是专为综合而设计的，许多VHDL语言结构在综合时将会引起一系列的问题。本文详细地分析了VHDL语言的可综合性问题。The Top-Down design method which use high level synthesis tools to accept VHDL as it's input is the trend of electronic design. The sirnulation based semantics of VHDL, however, causes many problems. This paper will discuss the various synthesizability problems of VHDL syntax in detail.

关 键 词：VHDL语言 可综合性 仿真 

分 类 号：TP312[自动化与计算机技术—计算机软件与理论]