适用于WSN节点芯片的SHA-1硬件实现  

Hardware implementation of SHA-1 suiting to the wireless sensor network node chip

作　　者：霍文捷[1] 刘政林[1] 韩煜[1] 邹雪城[1] 

机构地区：[1]华中科技大学电子科学与技术系,湖北武汉430074

出　　处：《华中科技大学学报（自然科学版）》2009年第7期46-49,共4页Journal of Huazhong University of Science and Technology(Natural Science Edition)

基　　金：国家高技术研究发展计划资助项目(2006AA01Z226);湖北省自然科学基金资助项目(2006ABA080);教育部新世纪优秀人才支持计划资助项目(NCET-07-0328)

摘　　要：针对无线传感器网络节点芯片的小面积、低功耗要求,基于SHA-1算法提出了一种具有全折叠结构的硬件实现方法.通过折叠数据通路的方式,降低了面积开销;同时还通过采用进位跳跃加法器(CSKA)优化关键路径的方式,提高了电路的整体工作性能.在SMIC 0.35μm CMOS工艺条件下,设计的SHA-1模块其实现面积比目前已知最小的SHA-1实现方法减小了20.22%,功耗降低了15.96%,而电路的工作频率则提高了33.74%.分析结果表明,该硬件模块完全适用于无线传感器网络节点芯片的应用环境.Aiming the requirement for small area and low power in the wireless sensor network （WSN） node chip, this paper proposes a new hardware implementation method that has a full folded structure for SHA-1 algorithm. The new proposal scheme reduces the area overhead by folding the data path. Meanwhile, it also improves the circuit performance by using carry skip adder （CSKA） to optimize the critical path. Compared with the currently known smallest SHA-1 implementation, the new SHA-1 module reduces 20.22% area, 15. 96% power, and improves the working frequency by 33. 74% in SMIC 0.35 μm CMOS technology. The result indicates that this hardware module is fully suitable to the application environment of the WSN node chip.

关 键 词：无线传感器网络 节点芯片 安全散列算法 进位跳跃加法器 折叠结构 低成本 

分 类 号：TP309[自动化与计算机技术—计算机系统结构]