一种前端ASIC芯片测试系统的设计与实现  

Design and implement of a test system for front-end ASIC chips

作　　者：千奕[1] 苏弘[1] 孔洁[1,2] 董成富[1] 马晓莉[1] 李小刚[1] 

机构地区：[1]中国科学院近代物理研究所,兰州730000 [2]中国科学院研究生院,北京100049

出　　处：《核技术》2009年第9期701-705,共5页Nuclear Techniques

基　　金：国家自然科学基金资助(10675153)项目

摘　　要：介绍了一种专用集成电路芯片性能测试系统的设计与实现,该芯片适用于构建硅探测器前端读出电子学。描述了测试系统主要硬件电路设计,基于CPLD的快读出控制时序发生模块的实现,利用并口线来模拟I2C总线的方法,系统的调试和主要性能的分析。A test system for front-end ASIC chip that developed for optimum performance with silicon strip detector was presented in this paper. The main circuit, implementation of a fast read-out control pulse generator based on CPLD and the realization of I^2C bus using lines in parallel port were introduced. And the debugging and the performance analysis of the testing system were described.

关 键 词：测试系统 硬件设计 I2C CPLD ASIC芯片 

分 类 号：TL8[核科学技术—核技术及应用]