一种低复杂度DDFS的设计与ASIC实现  

ASIC Design and Implementation of Low-Complexity DDFS

作　　者：刘静[1] 赖琳晖[1] 李小进[1] 雷奥[1] 顾彬[1] 赖宗声[1,2] 

机构地区：[1]华东师范大学微电子电路与系统研究所,上海200062 [2]华东师范大学纳光电集成与先进装备教育部工程研究中心,上海200062

出　　处：《微电子学》2009年第5期619-622,共4页Microelectronics

基　　金：上海市国际合作基金项目(07SA07);上海市经委信息办项目(04-联专-001);上海市重点学科建设项目(B411);纳光电集成与先进装备教育部工程研究中心(NPAI)项目;上海大学新型显示技术及应用集成教育部重点实验室和上海微系统所无线传感网络与通信重点实验室2009年度开放课题

摘　　要：提出了一种基于ROM结构的直接数字频率综合器(DDFS)的实现算法和实现结构。采用三角函数分解法,降低了其对ROM的需求;并对电路进行优化设计,采用简单的移位相加,节省了乘法器,从而降低了整个电路的复杂度。用标准Verilog HDL实现整个DDFS;采用SMIC0.18μmCMOS工艺库进行设计和实现。经仿真测试,该方法输出的频谱杂散大于60dBc,仅需344位的ROM,工作频率可达100MHz。整个DDFS的芯片面积为300μm×350μm。可满足大多数无线通信系统的要求。Design method for a novel ROM-based DDFS and its circuit structure were presented. By employing trigonometric function analysis, ROM requirement became loose. A simpler shift adder was used to replace multiplier, which reduced the complexity of the circuit. The DDFS was realized and synthesized with Verilog HDL. Simulation results showed that the circuit had an SFDR over 60 dBc and an operating frequency up to 100 MHz, with only 344-bit ROM. Implemented in SMIC＇s 0. 18 μm CMOS process,the DDFS chip occupies an active area of 300 μm× 350 μm.

关 键 词：直接数字频率综合器 ROM ASIC 

分 类 号：TN402[电子电信—微电子学与固体电子学]