FPGA的可靠时钟设计方案  

Reliable Clock Design for FPGA

作　　者：刘一平[1,2] 叶媲舟[1,2] 凌朝东[1,2] 

机构地区：[1]华侨大学信息科学与工程学院,福建泉州362021 [2]厦门市专用集成电路系统重点实验室,福建厦门361008

出　　处：《华侨大学学报（自然科学版）》2009年第6期720-722,共3页Journal of Huaqiao University(Natural Science)

基　　金：福建省自然科学基金资助项目(A0640005);厦门市科技计划项目(3502Z20073037;3502Z20080010)

摘　　要：对于现场可编程门阵列(FPGA)常见的6种时钟设计,根据建立时间和保持时间的要求,按照同步设计原则,分别给出可靠的时钟设计方案.利用这些方案来设计FPGA的时钟,可以更容易完成FPGA的项目设计,使得FPGA系统更稳定、更可靠.Six clock design measures for the field programmable gate array（FPGA） are described in this paper which preset a credible clock design according to the setup time,hold time and synchronous principle.We can make the FPGA design more convenient and make the FPGA system work more stably and credibly if we use these clock design measures.

关 键 词：现场可编程门阵列 时钟设计 同步设计 建立时间 保持时间 

分 类 号：TN431.202[电子电信—微电子学与固体电子学]