32阶FIR滤波器的FPGA实现  

Implement of 32 Orders FIR Filter on FPGA

作　　者：范晓东[1] 蔡德林[2] 桂岳[1] 梁本仁[1] 

机构地区：[1]安徽大学电子科学与技术学院,安徽合肥230039 [2]中国电子科技集团公司第38研究所,安徽合肥230031

出　　处：《现代电子技术》2009年第21期186-188,203,共4页Modern Electronics Technique

摘　　要：阐述了有限冲击响应(FIR)低通滤波器的窗函数设计方法,利用并行分布式算法在现场可编程门阵列上实现了32阶FIR低通滤波器。采用Altera公司中Stratix系列芯片内部的ROM实现了一种基于查找表结构的FIR数字滤波器,从而将卷积运算变换成一种查表后的加法运算,提高了运算速度,节省了逻辑单元。仿真结果表面,基于并行分布式算法的FIR滤波器最大处理速度可以达到200 MHz。Windows function design method of FIR digital filter is introduced, and the parallel distributed arithmetic is used to implement a 32 orders FIR digital filter. Using the Altera＇s Stratix series FPGA to design a new structure of FIR. Using the ROM in FPGA,this design can convert convolution to summation. Thus,a high process speed is improved and the Logic Elements（LE） is saved. The result of simulation shows that the max speed of FIR filter can arrive at 200MHz based on parallel distributed arithmetic.

关 键 词：FIR滤波器 FPGA 并行分布式算法 MATLAB QuartusⅡ 

分 类 号：TN713[电子电信—电路与系统]