可配置并行BCH译码器的设计与实现  

Design and Implementation of Configurable Parallet BCH Decoder

作　　者：陈旭灿[1] 马宏强[1] 

机构地区：[1]国防科技大学计算机学院,湖南长沙410073

出　　处：《计算机工程与科学》2009年第12期110-112,123,共4页Computer Engineering & Science

基　　金：国家863计划资助项目(2007AA01Z287)

摘　　要：本文对可配置参数的多位并行BCH译码器的设计方法进行了研究。对如何扩大译码器可配置参数变化范围,降低译码延迟,使译码器达到较高的数据吞吐率等技术进行了深入研究,并设计实现了一款满足DVB-S2应用需求的BCH译码器。The method of designing a parameter configurable and multi-bit parallel BCH decoder is studied in this paper.The method includes how to enlarge the variable range of the configurable parameters,reduce the delay of decoding and achieve high data throughput.A BCH decoder for DVB-S2 is designed and implemented according to the method.

关 键 词：可配置 并行 BCH译码器 DVB-S2 

分 类 号：TN919.3[电子电信—通信与信息系统]