高性能网络安全处理器的设计  

Design of a high performance network security processor

作　　者：王海欣[1] 白国强[1] 陈弘毅[1] 

机构地区：[1]清华大学微电子学研究所,北京100084

出　　处：《清华大学学报（自然科学版）》2010年第1期13-17,共5页Journal of Tsinghua University(Science and Technology)

基　　金：国家自然科学基金资助项目(60576027;60544008);国家"八六三"高技术项目(2006AA01Z415)

摘　　要：提出一种支持IPSec、SSL/TLS网络安全协议的高性能网络安全处理器的系统结构设计。该设计采用了系统级的流水线及双路单向总线设计,提高了数据传输通路的数据传输速率并且缓解了总线仲裁及数据拥塞。经过特定面积/性能优化过的密码算法引擎阵列提供了多任务并行计算能力。可编程描述符指令结构的设计,不仅合理利用了并行计算资源,而且增强了系统面向网络安全协议应用的灵活性。采用SMIC 0.13μm标准逻辑单元库综合后,实验表明:系统频率为200 MHz时,此设计对IPSec ESP隧道模式支持1.651 Gb/s的数据吞吐率,且可以实现103次/s的SSL握手协议。This paper presents a high performance Network Security Processor （NSP） system architecture implementation intended for both IPSec and SSL protocol acceleration. The efficient data transfer skeleton and optimized integration scheme of the parallel crypto engine arrays lead to a Gb/s rate NSP, which is programmable with domain specific descriptor-based instructions. The descriptor-based control flow fragments large data packets and distributes them to the parallel crypto engine arrays to fully utilize the computation resources and improve the overall system data throughput. The design synthesized with SMIC 0.13 μm CMOS technology gives a peak throughput for the IPSec ESP tunnel mode of 1. 651 Gb/s with over 1000 s^-1 full SSL handshakes at a clock rate of 200 MHz.

关 键 词：网络安全处理器 密码学 VLSI实现 IP安全协议(IPSec) 安全链路层协议(SSL) 

分 类 号：TN918[电子电信—通信与信息系统]