一种内置FIFO全双工UART的设计与实现  

Design and Realization of Inner Couplers FIFO Full Duplex UART

作　　者：段素蓉[1] 庄圣贤[2] 

机构地区：[1]西南交通大学信息科学与技术学院,四川成都610031 [2]西南交通大学电气工程学院,四川成都610031

出　　处：《通信技术》2010年第2期46-47,50,共3页Communications Technology

摘　　要：针对处理器与UART接口速度不匹配,设计了一种内置先进先出存储器全双工通用异步收发器,提高了处理器和UART接口的效率。该设计包含发送模块、接收模块、波特率发生器模块、数据存储模块和总线接口模块。整个设计基于Quartus II平台,使用VHDL语言编程实现。经软件仿真,验证了该设计的正确性和可行性。For the speed mismatch problem between the processor and UART, the inner couplers FIFO （First In First Out Memory） full duplex UART （Universal Asynchronous Receiver Transmitter） is designed, thus to raise the efficiency of the processor and the UART interface. This design contains the sending and receiving modules, the baud rate generator module, data storage modules and bus interface module. The whole design is based on Quartus II platform and is realized by using VHDL programming. Software simulation has proved the validity and feasibility of the design.

关 键 词：通用异步收发器 先进先出存储器 高效率 

分 类 号：TN911.3[电子电信—通信与信息系统]