多环锁相频率合成器的设计  

作　　者：邹胜福[1] 徐志坚[1] 王新[1] 

机构地区：[1]兰州大学信息科学与工程学院,甘肃兰州730000

出　　处：《科技信息》2010年第5期94-95,共2页Science & Technology Information

摘　　要：本文设计了一种多环锁相频率合成器。多环锁相环路有直接数字频率合成(DDS)环路和锁相频率合成环路(PLL)组成。充分利用两个不同环路的优点,既保证了高的输出频率,又得到了较高的频率分辨率。This paper has designed a multi-loop PLL frequency synthesizer. Multi-PLL has a direct digital synthesizer （DDS）and phase-locked loop frequency synthesizer（PLL）composition. Make full use of the advantages of two different loops, both to ensure high output frequency, but also had a higher frequency resolution.

关 键 词：多环频率合成器 直接数字频率合成 锁相频率合成环路 频率分辨率 

分 类 号：TN74[电子电信—电路与系统]