基于FPGA的双机容错仲裁器研究与设计  

Study and Design of Dual-Computer Fault-Tolerant Arbiter Based on FPGA

作　　者：郭林[1] 张涛[1] 宋靖雁[1] 孙睿[1] 

机构地区：[1]清华大学自动化系

出　　处：《微计算机信息》2010年第14期113-115,共3页Control & Automation

摘　　要：仲裁器是双机容错系统的关键部分。本文首先分析仲裁器的功能结构,分析双机系统的故障类型和检测方法,然后在FPGA芯片上,采用片内三模冗余技术和少数表决器方法设计仲裁器,并进行部分重配置设计。解决仲裁器的单点故障和故障累积问题,实现高可靠性的仲裁器设计,并设计相关测试方法完成测试工作。The arbiter is a pivotal part of dual-computer fault-tolerant system.This paper first analyzes the function structure of the arbiter and the fault types of dual-computer system.Then,in a FPGA chip,TMR technology and partial reconfiguration technology are used for improving the reliability of the arbiter and eliminating the cumulative effect of faults.At last,this paper designs some testing methods to complete the arbiter＇s test.

关 键 词：FPGA 双机容错 三模冗余 部分重配置 

分 类 号：TP302[自动化与计算机技术—计算机系统结构]