并行化的BCH编解码器设计  

The Design of Parallelized BCH Codec

作　　者：赵景琰[1] 金鹰翰[1] 赵培[1] 王进祥[1] 

机构地区：[1]哈尔滨工业大学微电子中心,哈尔滨150001

出　　处：《微处理机》2010年第2期42-44,48,共4页Microprocessors

摘　　要：针对Flash存储器的特点,设计了并行化的线性反馈移位寄存器、并行化的钱搜索电路,实现了求解错误位置多项式的BM迭代算法,并利用上述模块构造了一个并行化的、最高纠错能力为8位的BCH编解码器,大大加快了BCH编解码速度。最后对编解码速度和解码错误概率进行了统计分析。This paper designs a parallelized linear feedback shift register,a parallelized Chien search circuit,and implements the BM algorithm to get the error location polynomial.Then the paper constructs a parallelized BCH codec with the highest error correcting capability of 8 bit.

关 键 词：BCH码 并行化 线性反馈移位寄存器 钱搜索 

分 类 号：TP334[自动化与计算机技术—计算机系统结构]