基于VHDL卷积交织器的设计与实现  

VHDL Design and Implementation of Interleaver

作　　者：张子锐[1] 孙民华[1] 

机构地区：[1]哈尔滨师范大学

出　　处：《哈尔滨师范大学自然科学学报》2010年第1期61-63,共3页Natural Science Journal of Harbin Normal University

基　　金：黑龙江省科技攻关项目(GZ09A113)

摘　　要：研究交织的原理,提出了一种VHDL来实现DOCSIS标准中的卷积交织器的方案,并且在ModelSim SE6.1d环境下进行功能仿真,该方法具有实现简单和占用资源少等优点.This paper introduces the principle of interleaver and the VHDL inplement of interleaver in DOCSIS systems,and the effect of the implementation is proved through function simulation by using Model Sim SE 6.1d.The design has advantages of easy realization and less resource consumption.

关 键 词：DOCSIS 双口RAM 卷积交织 

分 类 号：TN402[电子电信—微电子学与固体电子学]