1.6 GHz电荷泵锁相环的设计  

Design of 1.6 GHz Charge Pump Phase Locked Loop

作　　者：陈勇[1] 周玉梅[1] 

机构地区：[1]中国科学院微电子研究所,北京100029

出　　处：《微电子学》2010年第4期531-534,共4页Microelectronics

摘　　要：设计并实现了一种整数型1.6 GHz电荷泵锁相环,分析了具体电路,并给出设计考虑。该电荷泵锁相环采用0.18 μm CMOS混合信号工艺制造。测试结果表明,电路中心频率1.6 GHz,偏离中心频率1 MHz处的相位噪声为-92.19 dBc/Hz;在1.8 V电源电压下,电路功耗为10 mW。芯片尺寸为100 μm×100 μm。An integer-N 1.6 GHz charge pump phase locked loop（CP PLL） was designed and implemented.The circuit was analyzed and design consideration was given.Fabricated in 0.18 μm CMOS mixed-signal technology,the CP PLL occupied a chip area of 100 μm×100 μm.Test results showed that the circuit had a phase noise of-92.19 dBc/Hz at 1 MHz offset from 1.6 GHz carrier,and it consumed 10 mW of power from 1.8 V supply voltage.

关 键 词：锁相环 环形振荡器 电荷泵 

分 类 号：TN432[电子电信—微电子学与固体电子学]