超宽带系统中维特比译码器的设计与实现  

Design and Implementation of Viterbi Decoder for Ultra-WideBand System

作　　者：欧阳淦[1] 刘亮[1] 叶凡[1] 任俊彦[1] 

机构地区：[1]复旦大学专用集成电路与系统国家重点实验室,上海201203

出　　处：《计算机工程》2010年第17期260-263,共4页Computer Engineering

基　　金：国家科技重大专项基金资助项目"新一代宽带无线移动通信网"(2009ZX03006-007)

摘　　要：提出一种超宽带系统中的维特比译码器,对混合幸存路径管理单元进行改进,使其最高工作频率提升25%,译码延时减少40个时钟周期。在Xilinx Virtex-5 XC5VLX330 FPGA上的实现结果表明,该维特比译码器能在240 MHz的时钟频率下正确工作。并行使用2个该译码器,可对系统中所有8种速率的数据译码。This paper focuses on the design of Viterbi decoder for the Uttra-WideBand（UWB） wireless system. It improves the hybrid survivor path management unit in the decoder, promoting its maximum operating speed by 25% and reduces its decoding latency by 40 clocks. The implementation result on the Xilinx Virtex-5 XC5VLX330 FPGA shows the Viterbi decoder this paper presents can work correctly at 240 MHz. The data transmitted at all the eight kinds of speed can be decoded by using two slices of such Viterbi decoder in parallel.

关 键 词：超宽带 维特比算法 混合幸存路径管理 

分 类 号：TN764[电子电信—电路与系统]