低抖动时钟锁相环的一种优化设计方法  

A Design Optimization Method for Low Jitter Clock PLLs

作　　者：尹海丰[1] 毛志刚[1] 

机构地区：[1]哈尔滨工业大学微电子中心,哈尔滨150001

出　　处：《固体电子学研究与进展》2010年第3期387-391,445,共6页Research & Progress of SSE

摘　　要：重点分析了环路延迟对锁相环稳定性和输出信号抖动性能的影响,提出了一个简单的优化设计方法。用90nmCMOS工艺设计实现了一个基于自偏置技术的时钟锁相环,锁相环可以在很宽的输入频率范围内输出低抖动的时钟信号。The loop delay＇s influence to the PLI. （Phase-Locked Loop） stability and output signal＇s jitter performance emphatically is analyzed in this paper. A simple design optimization method is presented. A PLL based on self-biased technology is designed and fabricated in 90 nm CMOS process. The PLL could output low jitter clock signal in a wide input frequency range.

关 键 词：锁相环 压控振荡器 自偏置 

分 类 号：TN43[电子电信—微电子学与固体电子学]