基于VPM和随机激励的处理器核仿真建模  

Processor Core Simulation Modeling Based on VPM and Random Stimuli

作　　者：许彤[1,2] 张仕健[1,2] 吕涛[2,3] 

机构地区：[1]中国科学院计算技术研究所微处理器中心,北京100190 [2]中国科学院研究生院,北京100049 [3]中国科学院计算技术研究所计算机系统结构重点实验室,北京100190

出　　处：《计算机工程》2010年第20期19-21,24,共4页Computer Engineering

基　　金：国家自然科学基金资助项目(60325205);国家"863"计划基金资助重点项目(2002AA110010);中科院计算所知识创新基金资助项目(20056230)

摘　　要：为提高处理器核仿真模型的效率,提出基于SimpleScalar架构对龙芯1号处理器进行虚拟处理器模型行为建模,IPC平均误差为2.3%,速度达到每秒1 000 000条指令。基于可控随机事件机制实现的总线功能模型可以为片上系统(SoC)设计提供激励主动生成方案和片上互连验证功能。实验结果证明,该方法对处理器IP仿真建模具有普适意义,能够被无缝融入SoC流程中。In order to improve processor core simulation modeling efficiency,a virtual processor modeling method based on SimpleScalar architecture is proposed,and the model aiming at Godson-1 processor reaches 1 000 000 per second with average IPC error of 2.3%.A controllable random event Bus Function Model（BFM） is presented,providing active stimuli generation and on-chip bus verification function for SoC design.Experimental result proves that the solution has broad applicability in processor core modeling and can be seamlessly integrated into mainstream SoC flow.

关 键 词：IP仿真模型 SimpleScalar模拟器 可控随机事件 总线功能模型 龙芯1号处理器 

分 类 号：TP368.1[自动化与计算机技术—计算机系统结构]