卷积-RS级联译码器并行帧同步算法及实现  

Algorithm and Implementation of Parallel Frame Synchronization in Convolutional-RS Concatenated Decoder

作　　者：苏承毅[1] 张彧[1] 潘长勇[1] 

机构地区：[1]微波与数字通信技术国家重点实验室清华信息科学与技术国家实验室清华大学电子工程系,北京100084

出　　处：《电视技术》2010年第11期48-50,共3页Video Engineering

摘　　要：针对卷积-RS码级联译码器中的帧同步问题,提出了一种高速并行结构。该结构采用符号域同步算法替代传统的比特域同步算法,克服了传统级联译码器中帧同步器的速率瓶颈。该算法使用多路并行相关,再由状态机根据各路相关结果进行同步判断。设计中同时考虑了帧头容错和抗滑码功能。在Stratix II FPGA上,该帧同步器结构的实现可以达到1.2 Gbit/s以上的数据处理速率。A high-speed parallel frame synchronizer is developed for convolutional-RS concatenated decoder. This synchronizer operates in symbol domain instead of bit domain to achieve a higher throughput. Correlation calculation is performed for each bit position parallel in every symbol input, and the synchronizer watches all the correlation results to move between its states. This design also takes error margin and bit slips into account. Its implementation on Stratix Ⅱ FPGA achieves a data throughput up to 1.2 Gbit/s.

关 键 词：帧同步 级联码 并行结构 FPGA 

分 类 号：TN911.2[电子电信—通信与信息系统]