基于FPGA的简易误码测试系统的设计与实现  

Design and Implementation of BER Test System Based on FPGA

作　　者：古志强[1] 石春和[1] 贾盼恩[1] 

机构地区：[1]军械工程学院,河北石家庄050003

出　　处：《计算机测量与控制》2010年第11期2469-2471,2474,共4页Computer Measurement &Control

基　　金：国家自然科学基金资助项目(60472009)

摘　　要：设计了基于FPGA的简易误码测试系统,在充分利用伪随机测试码m序列的规律和FPGA设计的灵活性的基础上,自行设计了发送模块和接收模块,其中重点设计了接收模块中的时钟同步子模块、帧同步和误码检测子模块;先介绍了误码测试系统的基本工作原理、基本架构,再分析主要功能模块的的结构和实现方法,最后在QuartusⅡ6.0上进行时序仿真,并在Altera公司的EPF10K20TC144-4进行实验,能正确累计误码个数;实验结果验证了设计的有效性。Digital communications BER test system based on FPGA is designed.Design of the sending module and receiver module make full use of the rules of m sequence and the design flexibility of FPGA.Among them,focus on the design of the clock synchronization sub-module and frame synchronization sub-module in receiver module.Firstly,the basic theory and structure of the BER test System is introduced.Secondly,the realization method of the primary module is analyzed.Finally,the system is simulated in QuartusⅡ6.0.The function of the system is realized by using EPF10K20TC144-4,and the correctness is verified.

关 键 词：误码测试系统 时钟同步 帧同步 M序列 FPGA 

分 类 号：TN402[电子电信—微电子学与固体电子学]