基于逻辑功效模型的数字电路延迟估算与优化  

Estimating and Optimization of Delay in CMOS Digital Circuit based on Logic Efficacy Model

作　　者：杨东[1] 李瑞[1] 孙显龙[2] 

机构地区：[1]中国电子科技集团公司第四十七研究所,沈阳110032 [2]沈阳工业大学,沈阳110870

出　　处：《微处理机》2010年第5期21-23,27,共4页Microprocessors

摘　　要：CMOS数字集成电路中,延迟是影响电路速度的重要参数。介绍了如何建立CMOS数字集成电路的逻辑功效模型,快速估算出延迟的时间,并且发现来源,找出缩短延迟方法,以及如何选择逻辑的级数、逻辑门类型和MOS管尺寸来对逻辑和电路优化。Delay is an important parameter that affects the speed of CMOS digital circuit.This paper introduces modeling of logic efficacy model,estimating delay time,finding the source,deciding the method of decreasing delay,and selecting stages,type of logic gates and size of MOS transistor,finally optimizing logic and circuits.

关 键 词：CMOS数字集成电路 逻辑功效模型 延迟 

分 类 号：TN4[电子电信—微电子学与固体电子学]