一种基于FPGA的数字下变频算法设计  

Design of Digital Down-conversion Algorithm Based on FPGA

作　　者：陈斌[1,2] 杜仲 周世君 汪浩洋 

机构地区：[1]光纤通信技术和网络国家重点实验室武汉邮电科学研究院,湖北武汉430074 [2]武汉虹信技术责任有限公司,湖北武汉430074

出　　处：《电视技术》2011年第13期22-24,共3页Video Engineering

基　　金：国家自然科学基金项目(60976022)

摘　　要：数字下变频是射频拉远单元(RRU)中重要组成部分。研究了高倍抽取的数字下变频设计,重点分析了基于级联积分梳状滤波器、级联补偿滤波器、级联根升余弦滤波器的多级抽样频率算法。提出了一种数字下变频的FPGA实现方案,实现了高速、高性能的数字下变频。Digital down conversion plays a key roal in the RRU system. In this paper, the high decimation ratio of digital down converter is studied and the multi-stage decimation algorithm is especially analyzed based on CIC filter, CFIR filter and RRC filter. A DDC method based on FPGA is put up in this paper, which is realized with a high speed and a high performance.

关 键 词：数字下变频 积分梳状滤波器 补偿滤波器 根升余弦滤波器 现场可编程门阵列 

分 类 号：TN92[电子电信—通信与信息系统]