基于FPGA的Viterbi算法改进及其实现  

FPGA-based Improvement and Implementation of Viterbi Algorithm

作　　者：朱磊基[1] 汪涵[1] 施玉松[1,2] 邢涛[1,3] 王营冠[1,2] 

机构地区：[1]中国科学院上海微系统与信息技术研究所,上海200050 [2]中国科学院嘉兴无线传感网工程中心,浙江嘉兴314006 [3]无锡物联网产业研究院,江苏无锡214135

出　　处：《现代电子技术》2011年第15期82-84,共3页Modern Electronics Technique

基　　金：国家重大科技专项(2009ZX03006-003);国家重大科技专项(2009ZX03006-004)

摘　　要：为了在不改变译码效果的条件下,达到提高译码器的译码速度的目的,对传统的Viterbi算法的实现方法提出了两点改进:简化分支度量计算和复用加比选单元分组。FPGA实现以后显示,在获得同等译码性能的条件下,新的实现结构比改进前仅仅多耗费了可以忽略的资源,却可以达到接近原结构3倍的吞吐量和接近2倍的最大系统工作频率。For the purpose of improving decoding speed of decoder without influence on decoding effect,two improvements（simplifing branch metric computation and grouping of reusing addition,comparison,selection units） for implementation of the traditional Viterbi algorithm are presented.FPGA implementation appears that the new architecture with same decoding performance as old one but negligible extra resource consumption can get almost three times of throughput and two times of system maximum working frequence in comparison with the architecture before modification.

关 键 词：VITERBI 改进 吞吐量 最大工作频率 

分 类 号：TN764[电子电信—电路与系统]