高速LDPC码译码器的实现技术分析  

Analysis on Implementation Technology of High-speed LDPC Code Decoder

作　　者：魏瑞刚[1] 孙学士[2] 

机构地区：[1]中国电子科技集团公司第五十四研究所,河北石家庄050081 [2]吉林大学,吉林长春130022

出　　处：《无线电工程》2011年第9期28-30,共3页Radio Engineering

摘　　要：以(8 176,7 154)准循环码为研究对象,介绍了准循环低密度奇偶校验(LDPC)码及其译码算法,分析了译码器的硬件结构单元,并详细介绍了各个分块单元。在Xilinx公司的硬件上仿真实现了所设计的译码器,并在平台上对其进行测试。仿真结果表明所设计的高速译码器编码效率为7/8,吞吐量达到600 Mbps,在高速数数据传输系统中具有重大的工程应用价值。The paper,with（8 176,7 154）quasi-cyclic code as the object of study,introduces the quasi-cyclic LDPC coding and decoding algorithms and analyzes the hardware structural units of decoder.The decoder is implemented in FPGA hardware of Xilinx Company,and the result shows that the coding efficiency of this high speed decoder is 7/8,and the throughput is 600 Mbps.The decoder is of great value in high speed data transmission system.

关 键 词：高速信道编译码 LDPC 部分并行处理 

分 类 号：TN919.3[电子电信—通信与信息系统]