基于VHDL的数字频率计的设计  

VHDL-based Design of Digital Frequency Meter

作　　者：马茵[1] 王慧[1] 

机构地区：[1]河南工业职业技术学院,河南南阳473009

出　　处：《科技信息》2011年第27期I0077-I0077,I0090,共2页Science & Technology Information

摘　　要：本文的数字频率计设计,采用自上向下的设计方法,实现整个电路的测试信号控制、数据运算处理和控制数码管的显示输出。一块复杂可编程逻辑器件CPLD芯片EPM7128SLC84-15完成各种时序逻辑控制、计数功能。在MAX+PLUS II平台上,用VHDL语言编程完成了CPLD的软件设计、编译、调试、仿真。本文详细论述了系统自上而下的设计方法及CPLD的软件编程设计。This digital frequency meter design, the use of top-down design approach, the entire circuit of the test signal control, data processing and control operations of digital display output. A complex programmable logic device CPLD chip EPMT128SLC84-15 to complete a variety of temporal logic control, counting function. In the MAX ＋ PLUS Ⅱ platform, complete with VHDL CPLD programming software design, compilation, debugging, simulation. This paper discusses in detail the system top-down design methods and software programming of CPLD design.

关 键 词：EDA技术 CPLD MAX+PLUS II 频率计 

分 类 号：TP336[自动化与计算机技术—计算机系统结构]