数字前端功耗降低方法的仿真研究  

Digital Front-End Power Consumption Using Random Sampling

作　　者：邓潇宇[1,2] 戴青云[1] J F Diouris 钟润阳[3] 

机构地区：[1]广东工业大学信息工程学院,广东广州510006 [2]法国南特大学电子电气研究院,南特亚特兰提科法国44000 [3]香港大学工业与制造系统工程系

出　　处：《计算机仿真》2011年第12期100-102,167,共4页Computer Simulation

基　　金：广东省产学研项目(2008B09050254);广东省信产厅项目(GDIID2008IS007)

摘　　要：数字前端是当前移动通信的研究热点,由于传送的信号是一种高频率,宽频带的动态信号,模拟前端信息处理方法不适合,且传统不均匀采样信号处理方法生成多个同频率不同相位的时钟信号,导致数字前端功率消耗较大。为了降低数字前端功率消耗,结合可编程逻辑器件(FPGA)的特有结构,设计了一种随机时钟产生模块,并利用所产生的随机时钟作为数字前端中模数转换器(ADC)的工作时钟频率,以产生不均匀采样ADC,从而有效地降低数字前端的功率消耗。仿真结果表明,所设计的FPGA模块能够产生随机性很好的时钟信号,且优于现有的设计方法,证明随机性越大的时钟信号能有效降低数字前端的功率消耗,为通信前端设计提供了依据。Recently,digital front-end is one of the most important parts in mobile terminal devices.Decreasing power consumption and sampling frequency in digital front-end have considerable theoretical and practical significances.In this article,we proposed using FPGA to design a circuit which can generate the random clock simply and efficiently.Then we used this random clock as the working clock of ADC,and the random clock can sample the signal randomly and decrease the power consumption of the ADC or digital front-end efficiently.By the simulation and experiment results,we validated that the design of circuit in this article can generate highly randomly clock signal,and we also proved that greater randomness of clock is,the lower power consumption of ADC has.

关 键 词：随机时钟 可编程逻辑器件 数字前端 数模转换器 

分 类 号：TN802[电子电信—信息与通信工程]