多线程非阻塞指令Cache设计  

Design of a Multithreading Non-blocking Cache

作　　者：胡孔阳[1,2] 陈鹏[1,2] 桑红石[1,2] 

机构地区：[1]华中科技大学图像识别与人工智能研究所,湖北武汉430074 [2]华中科技大学多谱信息处理技术国家级重点实验室,湖北武汉430074

出　　处：《微电子学与计算机》2012年第5期143-147,共5页Microelectronics & Computer

基　　金：国家自然科学基金(60736010)

摘　　要：非阻塞Cache是指Cache在等待预取数据返回时,还能继续提供指令和数据.首先分析了多线程非阻塞Cache的处理器需求,然后提出其时序要求和一种实现方案.利用SystemVerilog对该方案进行RTL级建模和性能评估.仿真结果表明,该方案可以很好地应用于多线程、乱序执行处理器的指令引擎设计之中.Non-blocking instruction Cache is one Cache that can continue to provide instruction and data, when waiting for the prefetch data. In this paper, first analyze the processors＇ demand for multithreading non-blocking cache, then put forward the timing request and the functional structure. SystemVerilog is employed to build up the simulation model of the proposed architecture and the performace evaluation. Evaluation results show that the architecture can be applied to the design of fetch engine in multithreading or out of order execution processors.

关 键 词：多线程 非阻塞 CACHE SystemVerilog仿真模型 

分 类 号：TP338.6[自动化与计算机技术—计算机系统结构]