基于双核NiosⅡ系统的数字预失真器设计  

A digital predistorter based on the dual core Nios Ⅱ system

作　　者：曾德军[1] 石栋元[1] 李金政[1] 夏威[1] 何子述[1] 

机构地区：[1]电子科技大学电子工程学院,四川成都611731

出　　处：《电子技术应用》2012年第6期10-12,共3页Application of Electronic Technique

基　　金：国家自然科学基金(61101173);中央高校基本科研业务费专项资金资助(ZYGX2010J020);粤港关键领域重点突破项目(2009205133);四川省科技支撑计划(2010GZ0149;2009GZ0149)

摘　　要：设计了一种基于双核Nios Ⅱ系统的数字预失真器(DPD)。在FPGA中构建多查找表结构,实现了基于记忆多项式模型的DPD;采用双核处理器完成并行RLS算法处理,保证了DPD模型参数提取过程的执行效率。实验结果证明,该系统能够对功放的非线性进行较好补偿。A novel implementation, based on the memory polynomial and multi look-up tables of adaptive digital predistorterdevice （DPD） is presented in this paper and realized in a Dual-core Nios Ⅱ processor. With the parallel reeursive least square （RLS） algorithm realized in two Nios Ⅱ cpus, the efficiency of computation of parameters extraction process in DPD is greatly improved. Moreover, the results of experiment suggest that the implementation proposed by this paper can well compensate the nonlin- earity of the power amplifier.

关 键 词：FPGA数字预失真器(DPD) 功率放大器(PA) 片上可编程系统(SoPC) 双核NiosⅡ并 行递归最小二乘(RLS)算法 

分 类 号：TN919.8[电子电信—通信与信息系统]