考虑逻辑门延时的冗余固定故障检测方法  

Method to test redundant stuck-at faults considering logic gates' delay

作　　者：蔡烁[1,2] 文翔[1] 童伟[1] 欧阳翅[1] 

机构地区：[1]长沙理工大学计算机与通信工程学院,长沙410004 [2]湖南大学信息科学与工程学院,长沙410082

出　　处：《计算机工程与应用》2012年第17期68-71,共4页Computer Engineering and Applications

基　　金：国家自然科学基金(No.60773207);湖南省大学生创新实验基金(No.2010-224-114)

摘　　要：提出利用瞬态电流测试(IDDT Testing)方法检测数字电路中的冗余固定故障。检测时采用双向量模式,充分考虑逻辑门的延时特性。针对两类不同的冗余固定故障,分别给出了激活故障的算法,在此基础上再对故障效应进行传播。SPICE模拟实验结果表明,该方法能有效地区分正常电路与存在冗余故障的电路,可以作为电压测试方法的一种有益的补充。This paper proposes a method to test redundant stuck-at faults of digital circuits by IDDT testing. The scheme uses two patterns and considers the path delay of logic gates. In order to test two kinds of redundant stuck-at faults, the algorithms which can activate and transmit the faults are presented. SPICE simulation experimental re- sults show the proposed method can distinguish the fault circuits and the fault free circuits effectively, and it can be used as a beneficial supplement of voltage test method.

关 键 词：冗余固定故障 瞬态电流 时延 跳变 

分 类 号：TP331[自动化与计算机技术—计算机系统结构]