时钟信号竞争型三值CMOS边沿触发器  

Novel CMOS Ternary Edge-triggered Flip-flop

作　　者：吴训威[1] 韦健[2] 汪鹏君[1] 

机构地区：[1]宁波大学电路与系统研究所,宁波315211 [2]浙江大学信电系,杭州310027

出　　处：《电子学报》2000年第9期126-127,共2页Acta Electronica Sinica

基　　金：国家自然科学基金!(No.697730 34);浙江省自然科学基金!(No .6970 64)

摘　　要：本文利用时钟信号的竞争冒险现象 ,提出了CMOS时钟信号竞争型三值D型边沿触发器的逻辑设计 .通过PSPICE程序模拟 ,证实了该设计具有正确的逻辑功能 ,而且与传统的三值D型维持阻塞触发器相比 ,它具有更简单的结构和更低的功耗 .The narrow pulse produced by the race hazard of clock is used to control the ternary latch,so as to meet the ‘non transparent’ demand.Based on it,a CMOS D type ternary edge triggered flip flop is proposed.This design is proved to have an exact logic function by PSPICE simulation,and it has a simple construction and lower power dissipation at the same time.

关 键 词：多值逻辑 边沿触发器 竞争冒险 CMOS 

分 类 号：TN783[电子电信—电路与系统]