基于FPGA的E3误码仪的设计与应用  

Design and application of E3 bit error rate tester based on FPGA

作　　者：胡辽林[1] 刘雪峰[1] 

机构地区：[1]西安理工大学机械与精密仪器工程学院,西安710048

出　　处：《光通信技术》2013年第1期51-52,共2页Optical Communication Technology

基　　金：陕西省教育厅科学研究计划(2010JK716)资助

摘　　要：设计了基于FPGA的E3速率等级的误码仪(E3-BER),由伪随机码产生模块、两路信号比较模块、计数模块和显示模块4部分构成,分别用E3-BER和SDH分析仪(ANT-5)测试了基于FPGA的SDH E3复用/解复用系统,在相同的测量时间内(1星期),误码均为0。测试结果间接验证了设计的正确性。A bit error rate tester of E3 （E3-BER） is designed.It consists of four parts： pseudorandom code gen- eration module, signal comparison module, counter module and display module.We use E3-BER and SDH analyzer （ANT-5） to test SDH E3 multiplexing/demultiplexing system based on FPGA.Both measurement time is one week and bit error is 0.All results show that our designs are correct.

关 键 词：现场可编程门阵列 同步数字系列 E3 误码仪 

分 类 号：TN914.3[电子电信—通信与信息系统]