LDPC码的改进译码算法与快速硬件实现  

Improved Decoding Algorithm of LDPC Codes and Fast Hardware Implementation

作　　者：张培[1] 

机构地区：[1]苏州市职业大学,江苏苏州215104

出　　处：《电视技术》2013年第7期126-128,共3页Video Engineering

基　　金：国家自然科学基金项目(60970058);苏州市科技计划项目(SGZ2011011)

摘　　要：基于Impulse C语言对LDPC码的改进译码算法进行了研究与编程实现,分别进行该算法的CoDeveloper桌面仿真和生成的硬件VHDL代码的ISE综合仿真。最后在Xilinx Virtex-2 XC2V2000-4bf957芯片上完成了码长为4 000、码率为0.5的(3,6)码译码器的快速FPGA实现。结果表明,当工作时钟为50 MHz,最大迭代次数为20次时,译码器的译码速率超过70 Mbit/s,硬件资源分配合理。An improved decoding algorithm of LDPC codes is proposed and implemented based on Impulse C. The algorithm is simulated in CoDevelop- er and ISE. A decoder for a family of （3,6） LDPC codes with a code rate of 0.5 and a block size of 4 000 bits is implemented on Xilinx Virtex-2 XC2V2000-4bf957. The results show that when the maximum iteration is 20 times, clocked at 50 MHz, the decoding rate is more than 70 Mbit/s and the allocation of the hardware resourees is reasonable.

关 键 词：IMPULSE C 低密度奇偶校验码 CoDeveloper桌面仿真 快速FPGA实现 

分 类 号：TN919.3[电子电信—通信与信息系统]