一种低延时片上网络路由器的设计与实现  

Design and implementation of a low latency router of Network-on-Chip

作　　者：山蕊[1] 蒋林[2] 杜慧敏[1] 邓军勇[1] 

机构地区：[1]西安邮电学院电子工程学院,陕西西安710061 [2]西安邮电学院研究生学院,陕西西安710061

出　　处：《电子设计工程》2013年第10期51-54,58,共5页Electronic Design Engineering

基　　金：国家自然科学基金重点项目(61136002);国家自然科学基金面上项目(61272120)

摘　　要：通过分析流水线结构和单周期结构的片上网络路由器,提出了一种低延时片上网络路由器的设计,并在SMIC0.13um Mixed-signal/RF 1.2V/3.3V工艺进行流片验证。芯片测试结果表明,该路由器可以在300 MHz时钟频率下工作,并且在相同负载下,与其他结构的路由器相比较,其能够在较低延时下完成数据包传送功能。The paper presents a design of a low latency router of NoC based on analyzing the structure of pipeline routers and single cycle routers. In addition, the design has been taped out in SMIC 0.13um Mixed-signal/RF 1.2V/3.3V. The results of the chip testing show that the low latency router can work at 300Mhz and the latency of the router is much lower than that of others at the same network overlaod.

关 键 词：片上网络 路由器 FPGA ASIC 低延迟 

分 类 号：TN492[电子电信—微电子学与固体电子学]