级联PLL超低噪声精密时钟抖动滤除技术研究  

作　　者：范圆圆[1] 张丕状[1] 

机构地区：[1]中北大学电子测试技术国家重点实验室

出　　处：《电子世界》2013年第14期23-24,共2页Electronics World

摘　　要：时钟是高速数据转换器、卫星数字调制解调等定时、触发的基准,而因为信号源或晶振本身及外部随机噪声、抽样间隔误差波动等引起的时钟抖动则成为影响通信系统中精度和信号质量的关键因素。针对全方位的信号路径系统中的高速全差分运放及高频宽14位模拟/数字转换器的随机及固定时钟抖动,本文具体分析、研究了超低噪声兼时钟抖动滤除技术。研究选用双级联PLLatinum架构,配置高性能压控振荡器(VCXO),很好地实现了降噪和时钟抖动滤除的作用。

关 键 词：超低噪声 时钟抖动滤除 级联PLL架构 压控振荡器 信号处理 

分 类 号：TN85[电子电信—信息与通信工程]