利用CPLD提高FPGA加载速度  

Using CPLD Improve FPGA Loading Speed

作　　者：李春雨[1] 张丽霞 

机构地区：[1]浙江机电职业技术学院电气电子工程学院,杭州310053 [2]诺基亚西门子通信有限公司,杭州310053

出　　处：《电子器件》2013年第4期550-553,共4页Chinese Journal of Electron Devices

摘　　要：设备端的通信产品要求启动快,采用FPGA芯片时,加载时间要小于2 s,针对这个要求,介绍了企业中最常用的FPGA从串加载方案,提出了一种利用CPLD提高FPGA加载速度的方案,并就改进方案给出数据分析结果。该方案理论计算结果表明:当CPLD工作时钟33 MHz时,加载Altera公司的EP3C120 FPGA,加载所需时间1.65 s。CPLD工作时钟提高,加载时间会大幅缩短,完全满足通信产品的要求,且该方案便于移植,可以应用于任何型号的FPGA加载。Abstract：Device-side communication products must boot very quickly, and the FPGA chip loading time should be less than two seconds. According to this requirement, the most commonly used FPGA slave serial loading solution program provides a solution of using CPLD to configure FPGA, and data analysis is given on the improvement program. The calculation results show that loading time of EP3C120 is 1.65 seconds,when the CPLD clock is 33 MHz. If the CPLD clock frequency is promoted, FPGA loading time is greatly shortened, fully meet the communication products, and the scheme is easy to transplant. It can be applied to any type of FPGA loading.

关 键 词：FPGA加载速度 CPLD 从串加载 工作时钟 占用资源 启动 DDR2 

分 类 号：TN791[电子电信—电路与系统]