一种支持Subcacheline结构的三维Cache模拟器的设计  

Design of three-dimensional Cache simulator for subcacheline architecture

作　　者：王玉[1] 唐遇星[1] 窦强[1] 

机构地区：[1]国防科学技术大学计算机学院,湖南长沙410073

出　　处：《计算机工程与科学》2013年第10期154-158,共5页Computer Engineering & Science

基　　金：国家科技重大专项核高基(2011ZX01028-001-001);教育部博士点基金(20094307120007)

摘　　要：Cache设计中存在大量的全局互联连线,而三维集成电路技术可以有效地解决深亚微米芯片设计中互联延迟问题。目前已经提出了多种三维Cache结构。在已有的工作基础上,提出了一种新的三维Cache结构——Subcacheline,以及相关功耗延迟模拟工具——3DSCacti。3DSCacti通过遍历分割的子阵列设计空间,根据成本函数进行Cache设计优化。将已有的三维Cache模拟器同3DSCacti优化结果进行对比,实验结果表明,该模拟器可以有效地扩展三维Cache的设计空间。最后,分析了不同工艺条件下模拟器的优化结果。Three-dimensional Integration Circuit （3D IC） is a promising technology to mitigate the interconnect challenges in submicron integrated circuit chip design.3D IC is a best choice for cache design dominated by lots of global interconnects.In addition to several 3D cache designs,we report a new architecture design methodology of cache using 3D IC,and propose a corresponding energy and delay model tool,3D SCacti,to explore the cache design space.By searching the design space and minimizing the cost function,3D SCacti can find the optimal result.By comparing its results with those obtained from a well-known model,3D Cacti,3D SCacti can effectively enlarge the design space.Finally,the optimal results under different process generations are also analyzed.

关 键 词：三维集成电路 CACHE 模拟器 结构设计 

分 类 号：TN403[电子电信—微电子学与固体电子学]