基于FPGA的QC-LDPC码分层译码器设计  

Design on QC-LDPC Layered Decoder Based on FPGA

作　　者：彭阳阳[1] 仰枫帆[1] 

机构地区：[1]南京航空航天大学电子信息工程学院,江苏南京210016

出　　处：《无线电工程》2014年第2期17-20,共4页Radio Engineering

基　　金：航空科学基金资助项目(20105552)

摘　　要：针对抑制短环法构造的不可分层QC-LDPC码无法采用部分并行译码结构的问题,基于FPGA设计了一种新型的分层译码器。实验仿真证明:相对于传统的分层译码算法,改进后的译码算法具有更好的性能表现。选用Altera公司Strtix II系列的EP2S60F484C3器件,实现码长为2 048、码率为3/4的(3,12)的不可分层QC-LDPC码分层译码器的布局布线,综合优化。译码器在90 MHz的工作频率下,最大译码迭代次数为5时,吞吐量可达到93.85 Mbps。Because the non-layered QC-LDPC codes which constructed through circle-cancel method can＇t use partly parallel structure ,a new layered-decoding structure based on FPGA is proposed in this paper.The simulation results show that the performance of the improved decoding algorithm is better, compared with the traditional layered decoding algorithm.The design for 2048 code length, 3/4 code rate, （3,12） non-layered QC-LDPC codes can be completed under Strtix II EP2S60F484C3 FPGA of Ahera, Inc. When the clock frequency is 90 MHz and the maximum iteration number is 5,the decoding throughout can be uo to 93.85 Mbos.

关 键 词：QC—LDPC码 抑制短环构造 不可分层 FPGA 

分 类 号：TN911[电子电信—通信与信息系统]