12位10MS/sCMOS流水线A/D转换器的设计  

Design of a 12-b 10 Msample/s CMOS Pipeline A/D Converter

作　　者：雷铭 刘三清[1] 东振中[1] 陈钊[1] 

机构地区：[1]华中科技大学电子科学与技术系,湖北武汉430074

出　　处：《微电子学》2001年第2期87-89,共3页Microelectronics

摘　　要：文中介绍了一种六级 1 2位 1 0 Msample/ s CMOS流水线 A/ D转换器的设计。该设计方案采用了双差分动态比较器结构 ,保证了处理模拟信号的精度与速度 ;采用冗余编码技术 ,进行数字误差校正 ,减小了多种误差敏感性 ,避免了由于余量电压超限而导致的失码 ,并降低了采样 /保持电路和 D/ A转换电路的设计难度。WT5”BZ]A six stage 12 b 10 Msample/s CMOS pipeline analog to digital converter(ADC) is presented in the paper The structure of double differential dynamic comparator is used in the proposed scheme to realize high resolution and high speed The technology of redundance decode is used in this scheme to correct the digital error and reduce error source,thus avoiding the missing code and reducing the difficulty in the design of the circuit [WT5HZ]

关 键 词：A/D转换器 双差分动态比较器 CMOS 流水线 设计 

分 类 号：TP335.102[自动化与计算机技术—计算机系统结构]