一个低码率级连码系统的设计与FPGA实现  

Design of a Concatenated Code System and Its FPGA Implementation

作　　者：王维涛[1] 林岗[1] 周汀[1] 

机构地区：[1]复旦大学专用集成电路与系统国家重点实验室,上海200433

出　　处：《微电子学》2001年第3期220-224,共5页Microelectronics

摘　　要：级连码是一种有效而复杂的信道编码方法。设计了一种可以在两种不同码率工作的低码率级连码编解码电路 ,根据系统指标要求对其中的核心计算单元 Viterbi解码器 ,RS解码器进行了结构和电路优化设计。同时 ,提出了一种交织器 -缓冲器管理方法 。WT5”BZ]Concatenated code is an efficient but complex channel coding arithmetic A concatenated coding and decoding circuit is proposed, which can work at two different bit rates and is suitable for applications at low bit rate communication The structures and circuits of the key calculator——Viterbi decoder and RS decoder—— are optimized upon requirements of the system And a new interleaver—buffer control method is presented to decrease the complexity of data transmission and the amount of memories used in the system [WT5HZ]

关 键 词：级连码 卷积码 VITERBI解码 FPGA 信道编码 

分 类 号：TN911.22[电子电信—通信与信息系统]